A High-Precision Clock Synchronization System for the CEPC Accelerator

📄 arXiv: 2606.11590v1 📥 PDF

作者: Jun Hu, Xin Zhou, Xiaoshan Jiang, Dapeng Jin

分类: hep-ex, eess.SY

发布日期: 2026-06-10

备注: 23 pages,17 figures

💡 一句话要点

提出基于增强型白兔时钟同步系统以满足CEPC加速器的高精度需求

🎯 匹配领域: 支柱二：RL算法与架构 (RL & Architecture)

关键词: 时钟同步 白兔系统 粒子加速器 高精度测量 数字相位锁定环 温度补偿 多节点控制

📋 核心要点

  1. 现有的时钟同步系统在高精度需求下存在重启不确定性和模拟调谐的局限性，难以满足CEPC的30皮秒精度要求。
  2. 本研究提出了一种基于Si5345A DSPLL时钟发生器的增强型白兔时钟同步系统，通过消除模拟调谐和优化重启过程来提高同步精度。
  3. 实验结果表明，经过改进的系统在1米光纤和50公里传输中的点对点同步精度分别达到3.38皮秒和3.92皮秒，满足CEPC的精度预算。

📝 摘要（中文）

本研究针对环形电子正电子对撞机（CEPC）在其100公里地下隧道中分布至192个控制节点的参考时钟同步精度需求（30皮秒），提出了一种增强型白兔（WR）时钟同步系统。通过噪声预算分析，识别出标准WR从属环路中的主要限制因素，包括模拟驱动链（DAC + VCXO + 乘法PLL）和重启引起的时序不确定性。我们将DAC+VCXO链替换为Si5345A DSPLL时钟发生器，消除了板级模拟调谐阶段，并通过GTX收发器相位对齐和手动字节对齐修正，将重启不确定性从88.8皮秒降低至12皮秒。多节点操作中，我们引入了级联全局控制架构，利用PC端PID自动调节和温度前馈校准，最终实现了在不同温度条件下的高精度时钟同步。

🔬 方法详解

问题定义：本研究旨在解决CEPC加速器中时钟同步系统的高精度需求，现有方法在重启不确定性和模拟调谐方面存在显著不足，导致无法达到30皮秒的精度要求。

核心思路：通过引入Si5345A DSPLL时钟发生器替代传统的DAC+VCXO链，消除模拟调谐环节，并通过GTX收发器的相位对齐和字节对齐修正来降低重启引起的时序不确定性，从而实现高精度同步。

技术框架：系统架构包括时钟发生器、GTX收发器、全局控制模块和温度补偿机制。全局控制模块采用级联结构，结合PC端PID自动调节和温度前馈校准，确保在不同环境条件下的稳定性。

关键创新：最重要的创新在于将传统的模拟驱动链替换为数字相位锁定环（DSPLL），并通过级联控制架构实现多节点的高精度同步，显著降低了重启不确定性。

关键设计：系统中采用了Si5345A DSPLL时钟发生器，GTX收发器的相位对齐和手动字节对齐修正，以及温度补偿设计，确保了在不同温度下的同步精度，重启不确定性被控制在2.82皮秒（标准差）。

🖼️ 关键图片

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📊 实验亮点

实验结果显示，经过改进的时钟同步系统在1米光纤和50公里传输中的点对点同步精度分别达到了3.38皮秒和3.92皮秒。在12级级联中，末端节点的精度在恒温条件下达到6.66皮秒，温度波动下为7.30皮秒，所有测量指标均满足CEPC的30皮秒预算。

🎯 应用场景

该研究的时钟同步系统可广泛应用于高能物理实验、粒子加速器以及其他需要高精度时钟同步的科学研究领域。其创新的设计和实现方法将推动相关技术的发展，并为未来的高能物理实验提供可靠的技术支持。

📄 摘要（原文）

The Circular Electron Positron Collider (CEPC) distributes a reference clock distributed to 192 control nodes along its 100~km underground tunnel. The required synchronization precision is 30~ps (standard deviation). We present an enhanced White Rabbit (WR)-based clock synchronization system designed to meet this requirement. A noise-budget analysis of the standard WR slave loop identifies the analog actuation chain (DAC + VCXO + multiplier PLL) and restart-induced timing uncertainty as the dominant limitations. In our redesigned node, the DAC+VCXO chain is replaced by a Si5345A DSPLL clock generator with DCO-based phase control, removing the board-level analog tuning stage. GTX transceiver phase alignment and manual byte-alignment fixing reduce restart uncertainty from 88.8~ps to 12~ps peak-to-peak. For multi-node operation, we introduce a cascaded global-control architecture with PC-side PID auto-tuned by TD3 reinforcement learning, on-chip-temperature feed-forward calibrated to $-0.76\,\mathrm{ps}/^\circ\mathrm{C}$. The measured point-to-point synchronization precision is 3.38~ps over 1~m fiber and 3.92~ps over 50~km. In a 12-level cascade, the end-node precision reaches 6.66~ps at constant temperature and 7.30~ps under a 13$\,^\circ$C temperature swing. Synchronized-clock TIE jitter stays below 1~ps regardless of cascade depth. Restart uncertainty is 2.82~ps (std.\ dev.). A 4-level cascade operated stably for 25 hours of continuous monitoring. All measured metrics fall well within the CEPC 30~ps budget.