FedBit: Accelerating Privacy-Preserving Federated Learning via Bit-Interleaved Packing and Cross-Layer Co-Design

📄 arXiv: 2509.23091v1 📥 PDF

作者: Xiangchen Meng, Yangdi Lyu

分类: cs.CR, cs.AR, cs.LG

发布日期: 2025-09-27

💡 一句话要点

FedBit：通过比特交织打包和跨层协同设计加速隐私保护联邦学习

🎯 匹配领域: 支柱五：交互与反应 (Interaction & Reaction)

关键词: 联邦学习 同态加密 FPGA加速 隐私保护 比特交织 软硬件协同设计 BFV方案

📋 核心要点

  1. 同态加密联邦学习面临计算负担重和密文扩展的问题，导致资源和通信开销显著增加。
  2. FedBit采用比特交织数据打包，将多个模型参数嵌入单个密文系数，减少密文扩展并提升并行性。
  3. FedBit集成了FPGA加速器和优化数据流，实验表明其加密速度提升两个数量级，通信开销降低60.7%。

📝 摘要（中文）

本文提出了一种名为FedBit的硬件/软件协同设计框架，旨在优化基于Brakerski-Fan-Vercauteren (BFV)方案的联邦学习(FL)。该框架通过在传输前加密本地模型更新来有效保护模型聚合过程中的数据隐私，从而减轻来自不可信服务器或传输过程中窃听者的威胁。FedBit采用比特交织数据打包技术，将多个模型参数嵌入到单个密文系数中，从而最大限度地减少密文扩展并最大化计算并行性。此外，FedBit还集成了一个专用的FPGA加速器来处理密码学运算，并采用优化的数据流来降低内存开销。实验结果表明，FedBit在加密速度上实现了两个数量级的加速，并将平均通信开销降低了60.7%，同时保持了较高的准确率。

🔬 方法详解

问题定义：在联邦学习中，使用同态加密（FHE）保护用户数据隐私会引入巨大的计算开销和通信开销。现有的方法在加密和传输模型更新时效率较低，导致训练速度慢，资源消耗大，难以在实际场景中应用。尤其是在资源受限的边缘设备上，这个问题更加突出。

核心思路：FedBit的核心思路是通过软硬件协同设计，优化同态加密过程，从而加速联邦学习。具体来说，通过比特交织打包技术减少密文扩展，并通过FPGA加速器加速密码学运算，从而降低计算和通信开销。这种设计旨在充分利用硬件加速的优势，同时优化数据在软件层面的组织方式。

技术框架：FedBit框架包含以下几个主要模块：1) 比特交织打包模块：将多个模型参数打包到单个密文系数中。2) FPGA加速器：用于加速同态加密和解密等密码学运算。3) 优化数据流：设计高效的数据传输和处理流程，减少内存访问开销。4) 软件控制层：负责任务调度、参数配置和数据管理。整个流程是，本地模型更新后，使用比特交织打包，然后通过FPGA加速器加密，加密后的数据传输到服务器进行聚合，聚合后的模型再通过FPGA加速器解密，最后更新本地模型。

关键创新：FedBit的关键创新在于比特交织打包技术和FPGA加速器的结合。比特交织打包通过减少密文扩展来降低通信开销，而FPGA加速器则通过硬件加速来提高密码学运算的效率。这种软硬件协同设计能够显著提高联邦学习的效率，同时保证数据隐私。与现有方法相比，FedBit在计算效率和通信效率上都有显著提升。

关键设计：比特交织打包的关键在于如何选择合适的打包策略，以最大化数据密度，同时避免数据溢出。FPGA加速器的设计需要考虑硬件资源的限制，以及密码学运算的并行性。优化的数据流需要仔细设计数据传输和处理的顺序，以减少内存访问和数据依赖。具体的参数设置和网络结构取决于具体的联邦学习任务和数据集，需要根据实际情况进行调整。损失函数通常采用标准的交叉熵损失或均方误差损失。

📊 实验亮点

实验结果表明，FedBit在加密速度上实现了两个数量级的加速，相比于传统方法，速度提升了100倍以上。同时，FedBit将平均通信开销降低了60.7%，显著减少了网络带宽的需求。此外，FedBit在保持高准确率的同时，降低了计算和通信开销，使其更适用于资源受限的边缘设备。

🎯 应用场景

FedBit适用于对数据隐私有严格要求的联邦学习场景，例如医疗健康、金融服务等领域。在这些领域，用户数据非常敏感，需要采取严格的隐私保护措施。FedBit可以帮助这些领域在保护用户数据隐私的同时，实现高效的模型训练和部署。未来，FedBit有望应用于更广泛的边缘计算场景，例如智能家居、自动驾驶等。

📄 摘要（原文）

Federated learning (FL) with fully homomorphic encryption (FHE) effectively safeguards data privacy during model aggregation by encrypting local model updates before transmission, mitigating threats from untrusted servers or eavesdroppers in transmission. However, the computational burden and ciphertext expansion associated with homomorphic encryption can significantly increase resource and communication overhead. To address these challenges, we propose FedBit, a hardware/software co-designed framework optimized for the Brakerski-Fan-Vercauteren (BFV) scheme. FedBit employs bit-interleaved data packing to embed multiple model parameters into a single ciphertext coefficient, thereby minimizing ciphertext expansion and maximizing computational parallelism. Additionally, we integrate a dedicated FPGA accelerator to handle cryptographic operations and an optimized dataflow to reduce the memory overhead. Experimental results demonstrate that FedBit achieves a speedup of two orders of magnitude in encryption and lowers average communication overhead by 60.7%, while maintaining high accuracy.